interessant, bsd gründer mit einer lean, clean strucur im hintergrund bemängelt dies, linux gründer meint das ist normal und gut getestet.

hmm, das kommt halt davon wenn jeder ein eckchen dranklebt und dauernd die instructions erweitert an dem was halt verfügbar ist.

ein hoch auf den PPC !

Willkommen im Land der vollständig Ausdrucks- und Stilbefreiten. Und damit meine ich sowohl den Redakteur als auch den bisherigen Poster. Einfach nur traurig.

strife

du bist hier "online", deutsch ist halt nur der kleinste gemeinsame nenner, finde dich damit ab oder lass es.

Naja, ich könnte jetzt auch auf den Nörgelzug aufspringen so à la, «Was hat diese Meldung hier verloren?!? Jedes Kind weiss doch, dass Apple keine Desktopversion des Core 2 Duo einsetzt!!! Es ist echt zum kotzen!!! Ich meine, MTN ist sicher eine tolle Newsseite, aber in letzter Zeit überspannt Ihr den Bogen!!!»

:-P:-P

Ich hab noch Core Duo

Lolipoldie:
Jede CPU hat Fehler, auch der PPC

Lolipoldie:
Jede CPU hat Fehler, auch der PPC

Ohne die Bugs wäre der C64 sicher nicht so weit gekommen

kann man die nicht einfach für die nächste revision ausbessern?

Hallo,

Wie datzl schon schrieb: Jede CPU hat Fehler.

Nur geht Intel besonders offen damit um, da sie sich beim Pentium-FDIV-Bug die Finger besonders heftig verbrannt hatten.

Entscheident ist also nicht, ob es Fehler gibt, sondern wie schwerwiegend diese sind. In diesem Fall ist Theo de Raadt der Meinung, das einige der Fehler dazu geeignet seine, Sicherheitsmechanismen der CPU (insbesondere das NX-bit) zu umgehen. Sollte dies so sein, wäre das in der Tat ein Problem, weil das OS sich dann auf den NX-bit-Mechanismus verlässt und u.U. Schadkode nicht erkennt, weil der ja dank NX-Bit nicht ausgeführt werden dürfte (es aber dank bug wird).

Ob diese Fehler wirklich so ausgenutzt werden können, ist aber umstritten.


Für die anderen CPUs der Core2Duo-Familie wird es ähnliche Errata geben (bin jetzt zu faul zum suchen). In der heise-meldung dazu
(BTW vom 29.6.2007 , dafür mit mehr Deatils zu den Bugs ) ist nicht spezifisch von den Desktop-Varianten die Rede.

Bis dann

R"udiger

Theo de Raadt ist die Opensource-Antwort auf Steve Ballmer! An was hat der Mann eigentlich nichts zu kritisieren (außer an seinem sicheren aber lahmen OpenBSD)? Er und Thorvald sind Charaktere, die unterschiedlicher nicht sein können. Soll de Raadt doch lieber noch ein paar OpenBSD-T-Shirts verkaufen, damit die OpenSSH weiterentwickelt werden kann kann und ein paar bekannte Exploits gestopft werden können!

Ja der PPC hatte auch Fehler, allerdings in der Größenordnung von weit unter 20.

Bei der Anzahl der Transistoren der Core Duos und den ganzen Kompatibilitäts-Altlasten wundert mich das wenig.

Ich finde, das wird viel zu stark übertrieben.

Man muß sich nur mal die Bedingungen anschauen, unter denen man den "NX Bit Bug" ausnutzen kann. Ich halte das für ziemlich schwierig, diese Vorbedingungen zu erfüllen um überhaupt erst Mal in den "Genuß" des Bugs zu kommen...

@ maxefaxe

Nur haben die normalen PowerPCs auch keinerlei Sicherheitsmechanismen.

Es geht hier schlicht um Sicherheitslücken in Sicherheitshardware. Wenn eine CPU gar keine Sicherheitshardware hat (wie die PowerPCs), dann ist es nicht gerade sinnvoll hier weniger Fehler als positiv hinzuhalten.

Wäre genauso als wenn man sagt das Flugzeuge häufiger abstürzen als Autos

Hallo,

-MacNuke-

Laut der wikipedia (http://de.wikipedia.org/wiki/NX-Bit , vierter Absatz oder 1.Absatz nach dem Inhaltsverzeichnis) wird eine dem NX-bit vergleichbare Technik bereits seit längerem bei SPARC, Alpha, PowerPC und beim Itanium eingesetzt. Diese Sicherheitshardware gibt es also auch beim PowerPC. Ob sie genutzt wird ist dann eine zweite Frage.

Zumindest habe ich beim Googlen danach Kernelsourcen vom FreeBSD und Linux gefunden, die dies nahelegen.

maxefaxe

Ich meine mich zu erinnern, dass Intel bei der Offenlegung von Hardwarebug in den CPUs besonders offen ist (weil sie sich damals halt die Finger verbrant haben) und auch kleinste bugs dokumentiert, welche andere Hersteller u.U. als irrelevant ansehen und daher nicht nach aussen dokumentieren. Insofern ist es fraglich, ob man anhand der puren Zahl Vergleiche anstellen kann.

Bis dann

R"udiger

@rgoetz

ggf. verwechselt man hier PowerPC mit POWER-Architektur.

G4 und G5 haben diese Technik nach meinen Infos nicht drinnen.

Hallo,

Ich habe leider keine Details gefunden (jedenfalls auf die Schnelle).
Und alle Power genannten CPUs seit dem Power 4 sind PowerPCs. Power sind seit dem die "High-end"-PowerPCs (so wie dier Xeons High-End-x86er sind (na ja Power ist schon mehr High-End als Xeon)).

Und da der G5 direkt vom Power4 abgeleitet ist (d.h. es ist ursprünglich ein Single-Core-Power4 mit nur einem L2-Cache-Segment aber dafür mit AltiVec), wird er es wohl auch haben, wenns der Power4 hatte.

Ich such mal weiter, wenn ich was finde melde ich mich.

Bis dann

R"udiger

Laut c´t existieren in der Fehlerliste größtenteils die gleichen Fehler der Core Architektur wie der Pentium III Architektur.
Dies zeigt zum Einen dass sie stark verwandt sind und zum Anderen dass Intel hier nichts getan hat.

Auch ist bekannt dass Intel immer dort sehr stark rudert, wo es sich marketingmäßig ausschlachten lässt. Cachegröße, TDP (auch wenn es eine irrwitzige Definition davon gibt..), ....

Auch anzumerken ist, dass jeder CPU-Fehler Rechenzeit kostet, da er umgangen werden muss. Desweiteren kann er SIcherheitsprobleme nach sich ziehen...

Hallo,

Noch zu NX beim Power/PC

Laut

hatte der PowerPC schon immer ein NX bit, das aber nur Segementweise vergeben werden konnte. Ein Segement umfasst beim PowerPC wohl immer 256MB.

Seit dem Power4 beherrscht der PowerPC das ganze auch Page-weise, wobei eine Page normalerweise 4KB groos ist (es gibt aber auch large pages)

Laut dem PowerPC Architecture Book, Book III Version 2.01 , Seite 31 enthält der Page Table Entry (PTE) besagtes no-execute bit.


Beim PPC970FX (bei den anderen hab ich nicht genauer geguckt) wird es nun komplizierter. Einfach ist zunächst, dass der PPC970FX auch 16MB große large pages unterstützt.


Der PPC970FX (und vielleicht auch frühere) unterstützen aber auch ein pageweise guarded bit. Dies verhindert out-of-order Load-Store-Zugriffe z.B. bei Addressen an denen I/O-Register liegen (siehe PowerPC Architecture Book, Book III S.24)

Laut S 135, hat das Guard-bit bei instrution fetches aber einen dem no-execute-bit vergleichbaren Effekt. Das explizite no-execute-bit fehlt dem PPC970FX und dem 970MP wohl aber. Ob das Guard-bit sich wirklich dazu "misbrauchen" lässt kann ich auch nicht wirklich beurteilen.

Zusammenfassen kann man wohl, dass (nahezu) alle PowerPCs ein segementweises No-Execute beherrschen, aber erst die neueren (ab Power4, und wohl auch bei einem hätte-sein-können-PPC970-Nachfolger) diese auch pro page.

Bis dann

R"udiger

Ach so, eines hatte ich noch vergessen. Hier hat jemand wohl einen Patch für den Linuxkernel und ältere PowerPC (PCC 6xx, PPC7xx, PPC7xxx) entwickelt, der einen vergleichbaren Schutz liefern soll. Ob das eine reine Softwarelösung ist, oder sowas wie das Guard-bit nutzt ist mir nicht klar. Dazu kann ich zuwenig assembler

Bis dann

R"udiger